Aprire il coperchio del Multichip Cascade Lake di Intel

Immagina per un secondo di essere Intel.

I pochi produttori di CPU per server rimasti sul mercato – AMD, IBM, Marvell e Ampere – hanno più controller di memoria sui loro socket di te. Stanno tutti lavorando verso chip da 7 nanometri che riempiranno molti core sul die. Il vostro processo a 10 nanometri per l'incisione dei chip, che è analogo alla tecnologia a 7 nanometri offerta da Taiwan Semiconductor Manufacturing Corp e utilizzata da tre di questi fornitori (non IBM, che si è rivolta a Samsung), è in ritardo sulla tabella di marcia e ha rovesciato del caffè addosso la tua tabella di marcia sulla strada attraverso la regione dei laghi. Ma il business del Data Center Group è in forte espansione, anche se hyperscaler e cloud builder hanno frenato nel quarto trimestre del 2018. E la strada è ancora lunga fino alla prima metà del 2020, quando gli Xeons SP "Ice Lake" andranno in scena. essere dilagante.

Cosa fai?

Tu trai il meglio di te. Modifichi l'architettura Skylake in diversi modi e in rapida successione per mantenere i clienti in movimento. Questo è esattamente ciò che Intel ha fatto oggi con i suoi chip Cascade Lake, di cui abbiamo parlato in dettaglio qui. Intel ha utilizzato un raffinato processo a 14 nanometri per spremere un po' più di velocità di clock dai core Skylake, ha aggiunto alcune nuove istruzioni DL Boost per accelerare l'inferenza dell'apprendimento automatico, ha corretto alcuni blocchi di sicurezza dalle vulnerabilità di esecuzione speculativa Spectre/Meltdown/Foreshadow e ha oscillato lo stack SKU, quindi c'erano alcuni core in più in un Cascade Lake Xeon SP a un dato prezzo per i chip Skylake Xeon SP originali lanciati quasi due anni fa.

Ma c’è solo un problema con questa strategia. Intel non riesce a parlare di leadership prestazionale facendo esattamente ciò che è stato delineato sopra. Intel ha bisogno di qualcosa di più. Proprio come fece AMD con gli Opteron 6100 dieci anni fa, quando Intel si stava affermando con gli Xeon "Nehalem" che sono gli antenati degli attuali Cascade Lakes. AMD ha messo due chip a sei core su un die e aveva un chipset scalabile fino a otto socket e ha creato un server fisico quad socket con otto processori collegati logicamente tramite la sua interconnessione HyperTransport NUMA.

AMD ha raddoppiato i chip in un socket per fare una dichiarazione di prestazioni allora, e Intel lo sta facendo ora. Con il processore Cascade Lake-AP, Intel sta accoppiando in modo incrociato quattro chip Cascade Lake utilizzando UltraPath Interconnect, la propria colla NUMA, e confezionandoli in modo tale che questa macchina logica a quattro socket assomigli a un server fisico a due socket con chip mostruosi. Riunendo fino a 56 core in un package a montaggio superficiale BGA (single ball grid array), Intel può ancora parlare di leadership prestazionale e forse anche di un buon rapporto prezzo/prestazioni in una macchina a due socket prima del lancio del processore per server Epyc "Roma" di AMD. che è previsto per giugno se le voci sono giuste.

Con la serie di processori Xeon SP 9200 Platinum, come sono formalmente conosciuti i chip Cascade Lake-AP, Intel acquisisce un po' di esperienza nella progettazione e produzione di moduli multichip, il che è positivo e che è forse un'anteprima di come andranno le cose alla fine. finire in un futuro non troppo lontano. Realizzare enormi processori monolitici è molto più costoso che realizzarne molti più piccoli e, proprio come il mondo ha dovuto abituarsi a programmare per sistemi distribuiti composti da più server, compilatori e programmatori dovranno abituarsi a lavorare con sistemi distribuiti. all'interno di un singolo server.

Non c'è dubbio che la futura CPU non sarà solo un miscuglio di chip, ma chip dotati dei processi più ottimali disponibili per ciascuna funzione. È molto probabile che i circuiti I/O e di comunicazione non vengano mai spinti al di sotto dei 16 nanometri (14 nanometri nel modo in cui Intel conta le dimensioni dei gate dei transistor) e che i core della CPU continuino a ridursi il più possibile e che questi componenti essere costituito da chip separati ricuciti insieme con vari tipi di interconnessioni e metodologie di confezionamento. Non ci sorprenderebbe affatto se i chip Ice Lake Xeon SP lo facessero davvero, e non solo in quello che sembra essere il modo affrettato che Intel ha adottato con i chip Cascade Lake-AP. Forse Intel non credeva che TSMC potesse mettere insieme i suoi 7 nanometri e quindi AMD non aveva alcuna possibilità con i processori Rome Epyc? È difficile da dire.